Si su objetivo es aprender SystemVerilog, entonces probablemente solo necesite usar Xilinx Vivado simplemente como compilador / simulador. Creo que entonces el enfoque estará en las diversas construcciones del lenguaje.
Si su objetivo es aprender sobre los diseños y capacidades de FPGA en Xilinx Vivado, SystemVerilog es solo un lenguaje para ayudarlo a modelar su diseño.
De cualquier manera, tome algún proyecto pequeño (por ejemplo: un controlador de memoria o un controlador DMA, algunos diseños Master / Slave basados en bus como APB / AXI o diseños simples de árbitro de round robin, etc.)
Escriba una pequeña especificación y luego comience a usar las construcciones SystemVerilog para modelar el comportamiento del diseño en un nivel RTL.
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Para comenzar, cree un banco de pruebas pequeño y luego también puede usar técnicas avanzadas de banco de pruebas para probar su comportamiento de diseño
Use su herramienta Xilinx para compilar y simular su diseño y banco de pruebas. Verifique la corrección de su diseño usando simulación y formas de onda.
Además, si tiene una placa de prueba, puede sintetizar y descargar la imagen a FPGA y probar más