Solo algunos FPGA tienen ADC internos, pero son más caros que los FPGA normales.
Los ADC tradicionales requieren circuitos analógicos complejos. Dado que los FPGA regulares solo tienen bloques digitales, esto impide la implementación de los ADC tradicionales.
En la literatura hay muchos ejemplos de ADC que supuestamente usan solo circuitos digitales, pero en realidad todavía necesitan algún bloqueo analógico. Hace unos años, Stellamar desarrolló una tecnología basada en células digitales que permite la implementación de ADC de baja velocidad solo con células disponibles en las bibliotecas digitales de ASIC y FPGA regulares.
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El diseño se implementa con un pequeño número de puertas digitales, una celda de entrada LVDS, una salida digital y un puñado de componentes externos pasivos (resistencias y condensadores).
La resolución máxima es de aproximadamente 12 bits con una frecuencia de muestreo de 200 kHz. Para frecuencias de muestreo más altas, la resolución se reduce. Por lo general, la frecuencia del reloj es de 20-25 MHz.
El ADC IP es independiente de la tecnología.
Los ADC digitales se han probado en varios proveedores diferentes. Dentro de cada proveedor se han seleccionado diferentes familias y, en todos los casos, el ADC funcionó como se esperaba. ADC IP también se implementó en ASIC con éxito de silicio de primer paso.
En comparación con otras soluciones propuestas por algunos proveedores de FPGA, los ADC digitales tienen un mejor rendimiento, aunque requieren frecuencias de reloj más bajas.
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