Desde hace algún tiempo, se ha empleado una metodología de diseño llamada ruta de exploración para resolver ese problema. La ruta de escaneo se utiliza en la prueba final para asegurar todas las puertas lógicas en un trabajo de IC digital.
La ruta de exploración funciona construyendo primero el diseño con lógica habilitada para exploración. Por ejemplo, un flip flop de escaneo. Todas estas puertas lógicas habilitadas para escaneo, junto con otras funciones adicionales, se conectan en cadena para formar una larga cadena de señal desde un pin de entrada a un pin de salida. Luego se envía un patrón en serie principalmente aleatorio a través del IC a una velocidad muy alta, mientras que la secuencia de salida en serie resultante se compara con la salida esperada. Si hay una falla en cualquier parte de la cadena (es decir, el estado lógico no cambió como se esperaba), esa falla se propaga al flujo de salida y se detecta como una falla de coincidencia.
Durante la fase de diseño, se utiliza una herramienta de software llamada ATPG (generador automático de patrones de prueba) para crear los patrones de entrada en serie y los patrones de salida esperados para un dispositivo totalmente funcional. Esos patrones de entrada se proporcionan al ingeniero de prueba que a su vez ejecuta esos largos vectores a través del producto terminado.
En un IC muy grande, uno podría usar múltiples flujos en serie. En algún momento, ese método se vuelve demasiado ineficiente porque hay pines superiores que controlan cosas como el reloj de exploración, la habilitación de exploración, etc. y el enrutamiento asociado también viene con un costo general en el área de silicio. Una buena estimación es de aproximadamente 5%, más o menos.
Otro tipo de prueba que ha tenido un uso significativo es IDDQ. Aquí, el patrón de exploración se detiene periódicamente y se mide la corriente de reposo de CI IDD (la Q en IDDQ). La medición IDD debe estar entre los límites esperados para pasar. Esos límites de medición se establecen durante la caracterización posterior al diseño. La premisa detrás de esta prueba es que una falla corta causará un aumento en el IDD estático.
Las pruebas de IDDQ se vuelven más difíciles debido a la creciente fuga de la tecnología moderna de transistores. Se vuelve cada vez más difícil observar un pequeño cambio de corriente cuando la fuga domina las corrientes de falla. Algunas compañías emplean puertas de energía para solucionar este problema. La activación de energía es donde diferentes secciones del CI se desconectan de la fuente de alimentación para mejorar la visibilidad de pequeñas variaciones de corriente.
Algunas funciones en un procesador no están habilitadas para escaneo debido a la sobrecarga del circuito o al impacto de la velocidad. Un ejemplo sería una función de memoria. Esas funciones se prueban utilizando uno de los diversos algoritmos de marzo.
En general, la prueba funcional ya no es apropiada porque no puede probar todas las puertas lógicas en una cantidad de tiempo práctica. Esto no dice nada acerca de la impracticabilidad de un humano que identifica esas pruebas. Dicho esto, algunas pruebas funcionales todavía se emplean en secciones donde los requisitos de velocidad no permiten el retraso de tiempo adicional para el procesamiento de la señal. Un ejemplo podría ser el multiplicador de hardware utilizado para las matemáticas.
Al final del día, e incluso con las pruebas de exploración, IDDQ y pruebas de marzo, todavía hay una probabilidad limitada de que no se haya identificado una falla o que la falla esté sujeta a la mortalidad infantil después del envío. También es posible que esa falla no se observe en el campo para ciertas situaciones (es decir, persona que solo usa una pequeña cantidad de memoria disponible).
El objetivo no es una prueba perfecta, sino una prueba adecuada. Eso se determina en base a un análisis riguroso de los dispositivos devueltos y la tasa de retorno del campo a la fábrica. En productos automotrices, los requisitos de prueba son bastante severos y, por lo tanto, muy exhaustivos y costosos. Sería inaceptable enviar productos donde la probabilidad de falla sea mayor a aproximadamente 1-10 ppm.