Cómo disminuir el margen de fase de un amplificador operacional

El margen de fase es bueno a 79 grados … No puedo pensar en una buena razón para ‘degradar’ el margen de fase que no sea para ahorrar energía … pero a partir de ahora no tiene compensación en este esquema. Buena posibilidad de que el sesgo esté desactivado y resulte en una medición de CA falsa.

Supongo esto si para una clase? Si bien esto PUEDE funcionar en el simulador, esto no sería aceptable en un entorno de producción debido a varios problemas estructurales y de sesgo. Esto no pretende ser negativo, pero desarrollar buenas prácticas ayudará a largo plazo …

Sesgo de entrada de la etapa: la fuente actual tiene 2 * Vgs impresos en la fuente actual Vgs. Esto no coincidirá ni se controlará a través de PVT. Esto es extremadamente sensible. Use un espejo actual básico.
Sesgo maestro (dispositivos MOS conectados a 3 diodos entre los rieles del extremo izquierdo): no es ideal para polarizar desde VDD, pero eso podría ser manejable dependiendo de la aplicación. El problema aquí es la función de sensibilidad. Los 3 * Vgs entre VDD resultarán en una impedancia ‘dinámica’ muy baja en esta pila. El resultado es un cambio muy grande en la corriente de polarización con pequeños cambios en VDD. Use una resistencia y un solo diodo MOS para su espejo actual.
La etapa intermedia tiene niveles de sesgo atados entre los rieles (3Vgs). Muy VDD sensible, pobre PSRR. Deshágase de la etapa intermedia y use cargas activas de la primera etapa.
La carga de PMOS en la primera etapa solo es una ganancia atenuante, el modo común lo establece la etapa NMOS en el medio. Están dañando la PSRR, aumentando el ruido y reduciendo la ganancia. Todo mal. Use cargas activas aquí como se mencionó anteriormente.
La etapa de salida tiene 3 * Vgs en el controlador. La etapa de salida está ‘degenerada’. Es decir, la transconductancia de la etapa de salida es 1/3 de su potencial. Esta transconductancia mejora la estabilidad. Si tiene demasiado, puede reducir la corriente de salida y ahorrar energía.
No hay compensación En un diseño de dos etapas, la solución más convencional es la compensación de Miller. En este caso, sería una tapa del drenaje a la compuerta en el dispositivo NMOS de salida.

¿Cómo se mide el margen de fase? Este banco de pruebas no medirá el margen de fase. Si este amplificador operacional tiene una alta ganancia (no estoy seguro con esta conectividad), entonces la retroalimentación de CC debe estar presente para garantizar el punto de operación correcto. Lo más fácil (para empezar, lo más intuitivo) es usar un gran inductor en serie con la retroalimentación y una gran tapa de derivación para inyectar la fuente de señal de CA. Inspeccione el cambio de fase de entrada a salida a través del inductor y esto mostrará el margen de fase.