Cubriste algunos de los problemas más obvios en tu declaración de preguntas:
- Limitaciones en el proceso de litografía. Una estimación que he visto es que la litografía óptica no escalará por debajo del nodo de 22 nm; véase C. Mack, “Seeing double”, IEEE Spectrum , vol. 45, no. 11, págs. 46-51, 2008. http://dx.doi.org/10.1109/MSPEC….
- Aislamiento eléctrico / corriente de túnel. Los grosores de las puertas ya son de ~ 2 nm, lo que resulta en corrientes de fuga de ~ 0.1 A / cm ^ 2; ver DJ Frank, RH Dennard, E. Nowak, PM Solomon, Y. Taur y H.-sum P. Wong, “Límites de escala de dispositivos de MOSFET de Si y sus dependencias de aplicación”, Proc. IEEE , vol. 89, no. 3, págs. 259-288, marzo de 2001. http://dx.doi.org/10.1109/5.915374
Aquí hay una revisión bastante reciente de los problemas de escala del transistor a nodos por debajo de 10 nm: M. Ieong, B. Doris, J. Kedzierski, K. Rim y M. Yang, “Escala de dispositivos de silicio al régimen de menos de 10 nm. , ” Science , vol. 306, no. 5704, pp. 2057-60, diciembre de 2004. http://dx.doi.org/10.1126/scienc…. También se centra en los problemas de fabricación (litografía) y rendimiento (conmutación / aislamiento eléctrico).