¿Qué es un ADC de aproximación sucesiva?

Answer 1

ADC

Un ADC es un dispositivo que convierte una señal analógica en una señal digital equivalente. El proceso de convertir una señal analógica en una señal de tiempo discreta se llama “muestreo” y el proceso de convertirlo en una señal de amplitud discreta se llama “cuantización”. La amplitud máxima de voltaje analógico que el ADC puede convertir se llama ” voltaje de entrada a escala completa “del ADC

En un ADC de N bits, el voltaje de entrada de escala completa se divide en niveles [matemáticos] 2 ^ N [/ matemáticos]. El tamaño del paso viene dado por

[matemáticas] \ Delta = \ dfrac {A} {2 ^ N} [/ matemáticas]

donde A es el rango de entrada máximo.

El tamaño del paso es el cambio mínimo en el voltaje de entrada que puede resolver el ADC. El concepto de tamaño de paso está estrechamente asociado con la resolución N de ADC.

Por ejemplo, si N = 3 hay 8 niveles.

La onda sinusoidal roja representa la entrada analógica, mientras que la curva azul representa la onda sinusoidal cuantificada con 8 niveles. Los números de 3 bits asociados con cada nivel de la onda sinusoidal cuantificada son las salidas digitales del ADC. Si el rango de entrada es 1 V, el tamaño del paso es 0.125 V. La salida digital 000 corresponde a 0 V y 111 corresponde a 0.875 V.

Flash ADC

Existen diferentes técnicas para digitalizar una señal analógica. Por ejemplo, un Flash ADC tiene una referencia de voltaje y un comparador para cada nivel. Cada compartimento está conectado a la entrada y a una de las referencias. La entrada analógica se compara simultáneamente con todas las referencias. Esto permite determinar el nivel más cercano al valor de entrada analógica en un solo ciclo del reloj.

Rampa ADC

Otra técnica consiste en comparar la entrada analógica con una rampa cuyo valor aumenta del valor mínimo al máximo del rango de entrada. Dado que, por diseño, el valor de la rampa es una función conocida del tiempo, el valor digital se determina cuando la rampa alcanza el mismo valor que la entrada analógica. Como todos los valores del rango de entrada deben compararse con la entrada analógica, este ADC es extremadamente lento.

Para acelerar la conversión, la rampa podría detenerse siempre que el valor de la rampa sea el mismo que el nivel de entrada. Esto permitiría comenzar una nueva conversión de inmediato, como se muestra en la siguiente figura.

Sin embargo, este enfoque provoca un muestreo no uniforme de la entrada que no es aceptable en la mayoría de los diseños de procesamiento de señal digital.

ADC SAR

El ADC del Registro de Aproximación Sucesiva (SAR) es mucho más rápido que un ADC de rampa pero aún mucho más lento que un ADC Flash. El tiempo de conversión de un ADC SAR toma al menos N ciclos del reloj para calcular una salida digital. Un ADC SAR de N bits comprende un circuito de seguimiento y retención, un comparador, un registro de N bits y algo de lógica.

Mientras que el ADC de rampa realiza una búsqueda exhaustiva de todos los valores del rango de entrada, el ADC de SAR realiza una búsqueda binaria. El SAR ADC compara la entrada analógica con el valor medio del rango de entrada. Según el resultado, la nueva búsqueda se realiza en la mitad superior o inferior del rango de entrada. Si se selecciona la mitad inferior, la entrada analógica se compara con 1/4 del rango de entrada; de lo contrario, la entrada analógica se compara con 3/4 del rango de entrada. En cada iteración, el rango de búsqueda se reduce a la mitad.

Normalmente, un ADC SAR de N bits requiere N iteraciones y, por lo tanto, N ciclos de reloj para calcular la salida digital.

Por ejemplo, consideremos un ADC SAR de 4 bits con un rango de entrada de 0 a 1 V y supongamos que la entrada analógica es 0.7 V.

El valor medio del rango de entrada es 0.5 V. En la primera iteración, la entrada analógica 0.7 V se compara con 0.5 V. Dado que 0.7 es mayor que 0.5, la nueva búsqueda debe realizarse en la mitad superior del rango de entrada. El valor utilizado en la segunda iteración es 0.750 V (0.5 + 0.5 1/2). Como 0.7 es menor que 0.750, el valor de búsqueda para la tercera iteración es 0.625 V (0.750 – 0.25 1/2). Ahora o.7 V es mayor que 0.625 V, por lo que para la cuarta y última iteración el valor de búsqueda es 0.6875 V (0.625 + 0.125 1/2). 0,6875 V corresponde al número binario 1011, que también es la salida digital del ADC.

La implementación del algoritmo es muy simple.

El propósito de track & hold es asegurarse de que la entrada del comparador [math] V_ {IN} [/ math] no cambie durante la conversión. Este circuito muestrea la entrada analógica a la frecuencia de muestreo [math] \ dfrac {1} {f_s}, [/ math] la rastrea durante un período de tiempo muy pequeño y luego mantiene su valor hasta la próxima conversión.

El DAC convierte a analógico el contenido del registro. El compartimento compara la entrada analógica con la salida DAC.

Según el resultado del comparador, el algoritmo SAR procesa los bits del registro de uno en uno, comenzando por el bit más significativo, un bit por cada ciclo de reloj.

Al comienzo de cada conversión (primera iteración), el registro se borra y el MSB se establece en 1. Esto produce una salida DAC igual a la mitad del rango de entrada (0.5 V en el ejemplo). Si la entrada analógica es más alta que la salida DAC, en la segunda iteración, el MSB no se modifica y el bit al lado se establece en 1; de lo contrario, el MSB se establece en 0 y el bit al lado se establece en 1. El El proceso se repite hasta que se procesen todos los N bits.

Answer 2

El sucesivo juego de aproximación:

¿Alguna vez has jugado el juego de aproximación sucesiva? Elige un número entre 1 y 100. Lo adivinaré. Si mi suposición es correcta, la ronda termina y el número de conjeturas que tuve que hacer es su puntaje. Luego elijo un número entre 1 y 100.

Si me equivoco con el número, dices “demasiado caliente”, si mi suposición es mayor que el número que elegiste, o “demasiado frío”, si mi suposición es menor. Elijo mis conjeturas en consecuencia.

¿Cómo debo hacer mis conjeturas para minimizar la cantidad de conjeturas que tengo que hacer? Bueno, aquí tienes, supongamos que elegiste 73.

1. Supongo que el número a mitad de camino entre 1 y 100, dice 50. Usted dice “demasiado frío”.
2. Sé que mi suposición es menor, por lo que el número está en algún lugar entre 50 y 100. Elijo 75. Usted dice “demasiado caliente”.
3. Ahora sé que se encuentra entre 50 y 75. Entonces, la siguiente suposición es su media aproximada, 62. Dices que hace demasiado frío.
4. El número definitivamente entre 62 y 75. Luego, elijo 68. Dices que todavía hace demasiado frío. La respuesta es entre 68 y 75. Acercándose ahora.
5. El siguiente intento es 72. ¿Ves lo cerca que estoy? Aún dices que tengo frío. Pero mira: en solo cinco intentos, he acortado el intervalo de 100 a solo 2: el número es más de 72 y menos de 75. Es 73 o 74.

Todo el proceso toma como máximo 7 preguntas, sea cual sea el número que elija. ¿Ves lo poderoso que es este proceso? Esto se llama el método de aproximaciones sucesivas: siempre obtenga el número intermedio. Sigue haciendo esto hasta que tengas la respuesta que necesitas.

Una aproximación sucesiva ADC utiliza exactamente este principio para trabajar. Básicamente compara el valor analógico de entrada con varias suposiciones y ve cuándo es más grande o más pequeño. Por ejemplo, imagine que la salida está en 4 bits por simplicidad.

La parte más importante de esta respuesta:

Ahora, la entrada puede ser de 0V a 5V. Claramente, cada aumento sucesivo representa aproximadamente 0.333V. Entonces, la suposición más alta posible es 1111, o 15. La suposición más baja es 0000, o 0V.

Primero, el ADC sucesivo compara la entrada analógica con 1000, que está exactamente a la mitad, y representa 8 (que representa 2.667V). Si la entrada es mayor, entonces el MSB permanece 1. De lo contrario, se hace 0. ¿Por qué? Porque si la entrada es menor que 2.667V, la salida digital es claramente menor que 8, en algún lugar entre 0000 y 0111. De lo contrario, la respuesta es obviamente entre 1000 y 1111, entonces el MSB es 1.

A continuación, pasamos al siguiente bit, un poco menos que MSB. Esto se establece en 1 y se compara con la entrada. Esto significa que la comparación actual es con 1100 (12) si el MSB se había establecido previamente en 1 (la respuesta es mayor o igual a 8), y 0100 (4) si el MSB se había hecho previamente 0. De hecho, 12 entre 8 y 15, mientras que 4 se encuentra entre 0 y 8. ¿Ves cómo el circuito digital juega el juego de aproximación sucesivo?

El hardware:

Entonces, ¿cuál es el hardware necesario? Necesita algunos comparadores para comparar voltajes y, por supuesto, DAC para convertir la aproximación del aproximador a analógico para comparar con la entrada.

La respuesta se almacena en un registro, donde los bits se ingresan desde el lado MSB y continuamente hacia la derecha. La salida del comparador analógico se inserta cada pulso de reloj. El contenido del registro es exactamente lo que se alimenta al DAC. El DAC o / p va al comparador frente a la entrada. Toma n pulsos de reloj para un ADC de n bits.

Algo como esto:

Answer 3

Un método para abordar las deficiencias del ADC de rampa digital es el llamado ADC de aproximación sucesiva . El único cambio en este diseño es un circuito contador muy especial conocido como registro de aproximación sucesiva . En lugar de contar en secuencia binaria, este registro cuenta probando todos los valores de bits que comienzan con el bit más significativo y terminan en el bit menos significativo. A lo largo del proceso de conteo, el registro monitorea la salida del comparador para ver si el conteo binario es menor o mayor que la entrada de señal analógica, ajustando los valores de bit en consecuencia. La forma en que el registro cuenta es idéntica al método de “prueba y ajuste” de conversión de decimal a binario, mediante el cual se prueban diferentes valores de bits de MSB a LSB para obtener un número binario que equivale al número decimal original. La ventaja de esta estrategia de conteo son los resultados mucho más rápidos: la salida DAC converge en la entrada de señal analógica en pasos mucho más grandes que con la secuencia de conteo de 0 a completo de un contador regular.

Sin mostrar el funcionamiento interno del registro de aproximación sucesiva (SAR), el circuito se ve así:

Cabe señalar que el SAR generalmente es capaz de generar el número binario en formato serial (un bit a la vez), eliminando así la necesidad de un registro de desplazamiento. Trazado en el tiempo, la operación de un ADC de aproximación sucesiva se ve así:

Observe cómo las actualizaciones para este ADC ocurren a intervalos regulares, a diferencia del circuito ADC de rampa digital.

El Registro de Aproximación Sucesiva ADC es algo que debe saber.

Uno de los convertidores analógico a digital más comunes utilizados en aplicaciones que requieren una frecuencia de muestreo inferior a 10 MSPS es el ADC de registro de aproximación sucesiva. Este ADC es ideal para aplicaciones que requieren una resolución entre 8-16 bits. Para obtener más información sobre la resolución y las frecuencias de muestreo, consulte el primero de esta serie de artículos: Resolución de descifrado y frecuencia de muestreo. El SAR ADC es uno de los convertidores analógico a digital más intuitivos para entender y una vez que sabemos cómo funciona este tipo de ADC, se hace evidente dónde residen sus puntos fuertes y débiles.

Operación básica del ADC SAR

El convertidor analógico a digital de registro de aproximación sucesivo básico se muestra en el siguiente esquema:

El SAR ADC hace lo siguiente para cada muestra:

1. La señal analógica se muestrea y se mantiene.
2. Para cada bit, la lógica SAR envía un código binario al DAC que depende del bit actual bajo escrutinio y de los bits anteriores ya aproximados. El comparador se utiliza para determinar el estado del bit actual.
3. Una vez que se han aproximado todos los bits, la aproximación digital se emite al final de la conversión (EOC).

La operación SAR se explica mejor como un algoritmo de búsqueda binaria. Considere el código que se muestra a continuación. En este código, el bit actual bajo escrutinio se establece en 1. El código binario resultante de esto se emite al DAC. Esto se compara con la entrada analógica. Si el resultado de la salida DAC restada de la entrada analógica es menor que 0, el bit bajo escrutinio se establece en 0

% La salida digital de 8 bits es todos ceros
salida digital = ceros (1,8);
% Normalizado a uno por ejemplo
voltaje de referencia = 1;
para i = 1: 8
% de bit de salida actual establecido en 1:
salida digital (i) = 1;
comparar umbral = 0;
% De salida de salida digital en forma actual a DAC:
para j = 1: i
comparar umbral = comparar umbral + salida digital (j) * voltaje de referencia / (2ˆj);
fin
El% comparador compara la entrada analógica con la salida DAC:
if (voltaje de entrada – comparar umbral <0)
salida digital (i) = 0;
fin
fin

Si consideramos el ejemplo de un valor de entrada analógica de 0.425 V y una referencia de voltaje de 1 V, podemos aproximar la salida de un ADC de 8 bits de la siguiente manera:

1. Establezca el primer bit de salida de 8 bits en 1 para que la salida a DAC sea 0.5
2. 0.5 restado de 0.425 es menor que 0, por lo tanto, configure el primer bit de salida en 0
3. Establezca el segundo bit de salida de 8 bits en 1, por lo que la salida a DAC es 0.25
4. 0.25 restado de 0.425 es mayor que 1, entonces el segundo bit de salida es 1
5. Establezca el tercer bit de salida de 8 bits en 1, por lo que la salida a DAC es 0.375
6. 0.375 restado de 0.425 es mayor que 1, por lo que el tercer bit de salida es 1

Este proceso se repite para los 8 bits hasta que se determina que la salida es:

01101100

De este proceso se hace evidente que un ADC SAR de N bits debe requerir N períodos de reloj para aproximar con éxito la salida. Como resultado de esto, aunque estos ADC son de baja potencia y requieren muy poco espacio, no son adecuados para aplicaciones de alta velocidad y alta resolución. Debido a que estos ADC requieren muy poco espacio, a menudo se encuentran como periféricos dentro de microcontroladores o en un paquete extremadamente pequeño.

Quizás un poco menos intuitivo es el hecho de que la disipación de potencia se escala con la frecuencia de muestreo. Como resultado de esto, estos ADC son ideales para usar en aplicaciones de baja potencia donde se requiere que el ADC tome muestras con poca frecuencia.

Una cosa a tener en cuenta en esta arquitectura es la falta de una tubería y la latencia asociada a esto. Como resultado, el ADC SAR es adecuado para aplicaciones multiplexadas.

Las dos características del ADC que definen las características generales del ADC no son, sorprendentemente, el DAC y el Comparador.

El DAC capacitivo

Un DAC capacitivo contiene N condensadores para una resolución de N bits con la adición de un segundo condensador de bits menos significativo. A continuación se muestra un ejemplo de un DAC capacitivo:

Durante la adquisición, el terminal común se conecta a tierra cerrando S11 y la entrada analógica (Ain) está cargando y descargando los condensadores. El modo de espera ocurre si la entrada se desconecta abriendo S1. Luego se abre S11 conduciendo la terminal común a -Ain. Si S2 se conecta a Vref, se agrega un voltaje igual a Vref / 2 a -Ain. La decisión sobre el bit más significativo se determina después de esto.

El tiempo máximo de establecimiento de un DAC capacitivo está determinado por el tiempo de establecimiento del bit más significativo. Esto se debe al hecho de que el mayor cambio en la salida de DAC se produce debido a este bit más significativo.

Se le puede perdonar por pensar que un ADC SAR de 16 bits tardaría el doble en producir la salida que un ADC SAR de 8 bits debido al hecho de que hay el doble de bits de salida. En realidad, el tiempo de establecimiento del DAC interno en el ADC SAR de 16 bits tomaría mucho más tiempo que el tiempo de establecimiento de la versión de 8 bits. Como resultado de esto, la tasa de muestreo de los ADC SAR de alta resolución se reduce significativamente en comparación con las versiones de baja resolución.

La linealidad del ADC general depende de la linealidad del DAC interno. Como resultado de esto, la resolución ADC está, como es lógico, limitada por la resolución del DAC interno.

El comparador

Se requiere que el comparador sea preciso y rápido. Al igual que con el DAC, no debería sorprendernos que el comparador deba tener una resolución al menos tan buena como el ADC SAR. El ruido asociado con el comparador debe ser menor que el bit menos significativo del ADC SAR.

ADC de aproximación sucesiva (convertidor analógico a digital)

La ADC de aproximación sucesiva es la versión avanzada de ADC tipo rampa digital que está diseñada para reducir la conversión y aumentar la velocidad de operación. El principal atractivo del ADC de rampa digital es que el contador utilizado para producir la salida digital se restablecerá después de cada intervalo de muestreo. El contador normal comienza a contar desde 0 y se incrementa en un LSB en cada cuenta, esto da como resultado 2N pulsos de reloj para alcanzar su valor máximo.

En ADC de aproximación sucesiva, el contador normal se reemplaza por un registro de aproximación sucesivo como se muestra en la figura siguiente.

ADC de aproximación sucesiva

El registro de aproximación sucesivo cuenta cambiando los bits de MSB a LSB según la entrada. La operación detallada se muestra a continuación.

Operación de ADC de aproximación sucesiva de 3 bits

El DAC convierte la salida de SAR en salida analógica y esta salida analógica se compara con el valor de muestra analógico de entrada en el comparador Opamp. Este Opamp proporciona un pulso de reloj alto o bajo basado en la diferencia a través del circuito lógico. En el primer caso, el SAR de 3 bits habilita su bit MSB como alto, es decir, ‘1’ y el resultado será “100”. Esta salida digital se convierte en valor analógico y se compara con el voltaje de muestra de entrada (Vin). Si la deferencia es positiva, es decir, si la entrada muestreada es alta, el SAR habilita el siguiente bit de MSB y el resultado será “110”. Ahora, si la salida es negativa, es decir, si el voltaje muestreado de entrada es menor que el SAR restablece el último bit establecido y establece el siguiente bit y la salida resultante en este caso será “101”, que definitivamente será aproximadamente igual al valor analógico de entrada. La secuencia de conteo se explica en el siguiente chat de flujo de contador como se muestra a continuación.

Chat de flujo de contador ADC de aproximación sucesiva

Gráfico de voltaje de flujo de salida de entrada ADC SAR

Tiempo de conversión de ADC de aproximación sucesiva

Al observar el ejemplo anterior de 3 bits, se ilustra para un ADC de 3 bits, el tiempo de conversión será de 3 pulsos de reloj. Entonces;

Tiempo de conversión ADC de aproximación sucesiva de N bit = 3T (pulso de reloj T).

Entonces, para evitar el efecto de alias, la siguiente muestra de señal de entrada debe tomarse después de 3 pulsos de reloj.

Nota importante sobre ADC de aproximación sucesiva

En el tipo de contador o tipo de rampa digital ADC, el tiempo necesario para la conversión depende de la magnitud de la entrada, pero en SAR el tiempo de conversión es independiente de la magnitud del valor muestreado de entrada.

Ventajas de ADC de aproximación sucesiva

• La velocidad es alta en comparación con el contador tipo ADC.
• Buena relación de velocidad a potencia.
• Diseño compacto en comparación con Flash Type y es económico.

Desventajas de la ADC de aproximación sucesiva

• El costo es alto debido a SAR
• Complejidad en el diseño.

Aplicaciones

El ADC SAR utilizará ampliamente técnicas de adquisición de datos a velocidades de muestreo superiores a 10 kHz

Answer 4

ADC de aproximación sucesiva

Answer 5

Un ADC de aproximación sucesiva consiste en un convertidor digital a analógico (DAC), un comparador de voltaje y un registro digital que impulsa el DAC.

Para empezar, se configura el bit más significativo del registro digital, lo que lleva la salida del DAC a un valor de 1/2. Esto se compara con la entrada del comparador. Si la entrada es inferior a la salida del comparador, el bit más significativo se restablece ; de lo contrario, se deja solo.

Ahora se establece el siguiente bit más significativo del registro y se repite el proceso. Si la entrada es inferior a la salida del comparador, el siguiente bit más significativo se restablece ; de lo contrario, se deja solo.

Esto se repite para cada bit en el registro digital. Para cuando llegue al final, la salida del DAC está lo más cerca posible del voltaje de entrada, y el contenido del registro es el valor digital de ese voltaje.

Se llama aproximación sucesiva porque para cada paso, es decir, cada bit en el registro, la salida del DAC se establece en aproximadamente el voltaje de entrada, y se ajusta sucesivamente para estar más cerca de él en cada paso posterior.

Comprender los ADC SAR