La síntesis lógica implica tomar una descripción de un circuito digital y producir una versión optimizada del mismo (optimización lógica), y mapearlo a través de una biblioteca celular (mapeo tecnológico).
Si comienza con una descripción estructural del circuito lógico en HDL, como Verilog o VHDL, procederá como se mencionó anteriormente. Si comienza con un modelo RTL de comportamiento en Verilog / VHDL, ese modelo debe transformarse en un gráfico de control y flujo de datos (CDFG, o un gráfico de flujo de datos + gráfico de flujo de control) antes de transformar el CDFG en un circuito lógico. Entonces, la optimización lógica y el mapeo tecnológico pueden continuar.
La síntesis lógica secuencial funciona con circuitos secuenciales, con síntesis lógica combinacional funciona con circuitos combinacionales.
No me he encontrado con la síntesis lógica temporal, pero puede referirse a la síntesis lógica secuencial o la síntesis o aserciones (que representan las propiedades lógicas temporales) durante la síntesis lógica para la verificación del modelo, la prueba del teorema o la verificación basada en aserciones.
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