El diagrama de temporización se utiliza para algunos propósitos diferentes, todos los cuales son muy importantes en el diseño de circuitos digitales.
El propósito más obvio en su clase es mostrar cómo el sistema responderá con el tiempo a las entradas cambiantes, y ayudarlo a obtener una imagen más clara de cómo diseñar algo que pueda interactuar con él.
Un caso realmente simple es el diagrama de tiempo de un flip flop set / reset. 
Si S y R son de un circuito diferente o por alguna otra razón no están perfectamente sincronizados con el tiempo del reloj, entonces la respuesta de salida será diferente, y es su trabajo como diseñador de circuitos comprender cómo podría responder la respuesta aquí afectar cómo funciona el sistema todos juntos.
En este caso, si el sistema está activado por el flanco negativo del reloj, responderá de manera completamente diferente, sin cambiar a alto hasta el segundo flanco negativo y volverá a bajo después del tercer flanco negativo.
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¡Pero espera hay mas!
El tiempo también afecta la fiabilidad y el rendimiento. Los datos no cambian instantáneamente en cada borde del reloj o después de golpear una puerta lógica. Hay algún retraso entre cuando las entradas cambian y las salidas responden. Esto se puede utilizar a veces, pero la mayoría de las veces es difícil evitarlo.
Un posible uso: 
Los retrasos de la señal a través de los inversores dan un breve tiempo cuando ambas entradas NOR están bajas, haciendo que la salida pulse una vez. En este caso tiene un propósito específico, pero la mayoría de las veces la demora es un dolor que conduce a errores y fallas de funcionamiento si las demoras no se tienen en cuenta correctamente.
En los circuitos secuenciales (los que tienen flip flops y generalmente relojes), las entradas y salidas no responden perfectamente en el borde del reloj, y necesitan que la señal de entrada se establezca una cierta cantidad de tiempo antes del borde del reloj y se mantenga durante una cierta cantidad de tiempo después del borde del reloj. 
T_su es el “tiempo de configuración”, o el tiempo que la señal de entrada tiene que establecerse y ser válida antes de que el reloj marque. T_h es el “tiempo de espera” o el tiempo que la señal tiene que permanecer establecida después del tictac del reloj. Si se viola el tiempo de configuración o el tiempo de espera, corre el riesgo de metaestabilidad y errores de salida. 
Fuente de la imagen: FPGA FAQ 007 – Cuéntame sobre Metastability
El circuito puede oscilar un poco, luego terminará saltando aleatoriamente a 1 o 0.
Por lo tanto, el tiempo se usa para determinar la velocidad máxima de un circuito.
Acostúmbrate a mirar diagramas de temporización porque los verás mucho si continúas buscando sistemas digitales.
