Hay muchas técnicas de diseño de baja potencia disponibles hoy e intentaré mencionar algunas de ellas.
Transistores de baja potencia
Como mencionó, la Ley de Moore juega un papel importante. A medida que los transistores se vuelven más pequeños, también se puede hacer que consuman menos energía a la misma velocidad. Alternativamente, pueden hacerse más rápido mientras consumen la misma cantidad de energía. Esta reducción en el consumo de energía proviene de muchos factores diferentes:
- Reducción de la tensión activa.
Un transistor con un canal más corto y una puerta más delgada dará como resultado una corriente efectiva más alta en el estado activado. Esto significa efectivamente que el transistor puede conducir una mayor cantidad de corriente para impulsar los elementos del circuito subsiguiente. Esto también significa que para manejar la misma cantidad de corriente que las generaciones anteriores de transistores, se requiere un voltaje más bajo.Como puede estar familiarizado, la energía consumida es proporcional al cuadrado del voltaje; P ~ = CV ^ 2. Esto significa que uno puede operar un chip hecho de transistores más pequeños a un voltaje más bajo, reduciendo efectivamente el consumo de energía.
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- Puerta dieléctrica más gruesa.
Aquí, deberá comprender algunos conceptos básicos sobre cómo funciona un MOSFET. Ver:
http://en.wikipedia.org/wiki/MOSFETUna de las desventajas al diseñar un proceso de transistor es qué tan grueso para hacer el dieléctrico: el aislante que separa la puerta del cuerpo del canal. Un dieléctrico más grueso significa que se crea un campo eléctrico más débil cuando se carga la puerta, lo que resulta en un transistor más lento. Sin embargo, un dieléctrico más grueso también significa que se escapa menos corriente cuando el transistor está fuera de etapa. En los SoC móviles, una de las diferencias clave es que utilizan procesos de baja potencia (LP) en lugar de procesos de alto rendimiento (HP). Los transistores fabricados en procesos LP usan dieléctricos más gruesos y están ligeramente dopados en comparación con sus contrapartes HP. Es por eso que, a pesar de estar a 45 nm o 28 nm, los SoC móviles no pueden sincronizarse a ~ 4 GHz como sus homólogos de escritorio. Esta es también la razón por la que, a pesar de funcionar a 1 GHz, consumen más de 10 veces menos energía que sus equivalentes de escritorio a 1 GHz.
- Dopaje más ligero
Refiriéndose nuevamente al artículo sobre MOSFET, el canal y los pozos de un transistor se crean al introducir impurezas, por ejemplo, boro o fósforo, en el cristal de silicio. Estas impurezas son las que hacen que el silicio se comporte como un semiconductor. Cuanto mayor es la cantidad de impurezas que se introducen, un proceso llamado dopaje, mayor es la conductividad del semiconductor resultante. Los transistores móviles generalmente usan dopaje mucho más liviano que sus contrapartes de escritorio. Esto los hace más lentos, pero mucho menos hambrientos de poder.
Diseño de circuito
A partir de 90 nm y más, los transistores se han vuelto cada vez más agudos, conducen la corriente incluso cuando están en estado apagado. Para combatir esto, los circuitos para varias puertas lógicas y macros (SRAM, puertas NAND, cachés, etc.) ya no están diseñados para ser lo más rápidos posible. Más bien, se diseñan diferentes versiones para cada tipo de celda lógica.
Una versión será rápida, pero tendrá una alta corriente de fuga. Otro será algo rápido y tendrá una corriente de fuga algo alta. Otro será lento y tendrá una pequeña cantidad de corriente de fuga. Esto se puede hacer de varias maneras a nivel de circuito. Se pueden evitar las estructuras de transistores paralelos y, en su lugar, optar por rutas de circuito en serie (más lento, pero con menos fugas). Se puede dimensionar el ancho de los transistores para que sean más delgados, de modo que conduzcan menos corriente mientras están en estado encendido, pero pierden menos corriente mientras están apagados.
El diseñador de chips usará las celdas lógicas apropiadas necesarias. No todas las rutas de circuitos en el chip deben ser extremadamente rápidas. De hecho, en la práctica, solo alrededor del ~ 10% de las diversas rutas de circuito dentro de un chip son críticas y deben ejecutarse lo más rápido posible para cumplir con el tiempo de velocidad de reloj requerido.
Esto permite que solo las rutas de circuito que usan transistores de alta velocidad, que solo comprenden ~ 10% del chip, pierdan una gran cantidad de corriente.
Microarquitectura
La siguiente capa es la lógica misma. Al diseñar un SoC, la principal preocupación del arquitecto de chips es cómo reducir la actividad a la memoria fuera del chip (un gran consumo de energía) mediante el uso inteligente de cachés. El arquitecto de SoC también tiene que preocuparse por cómo minimizar la actividad en el bus interno, ya que generalmente son las señales que tienen que recorrer la mayor distancia (por lo tanto, utilizan la mayor cantidad de energía).
Otra técnica para ahorrar energía es crear islas de voltaje separadas para cada subfunción en el chip (partes de la CPU, GPU, controlador de memoria, etc.) y apagar esas partes cuando no se usan. En la práctica, es raro (si no imposible) que cada unidad funcional de un chip se use simultáneamente.
El mayor consumidor de energía en los chips de teléfonos inteligentes de alto rendimiento de hoy es la CPU. Y la microarquitectura de eso también se puede optimizar para potencia. Por ejemplo, la elección de qué tan agresivo es hacer que el planificador esté fuera de servicio es una gran compensación de potencia / rendimiento. Una gran ventana fuera de orden puede permitir una mayor cantidad de paralelismo y, por lo tanto, un mayor rendimiento, pero requiere un registro de cambio de nombre más grande, un comparador y una lógica de seguimiento más grandes y un búfer de reordenamiento más grande.
Si echa un vistazo a los procesadores ARM típicos, son muy conservadores cuando intercambian un mayor consumo de energía por un mayor rendimiento en comparación con un diseño de Intel. El Cortex A9, por ejemplo, tiene una ventana de desorden bastante pequeña, así como una red de reenvío cruzado muy limitada para datos.
Implementación
En el nivel de chip, se pueden utilizar varias técnicas para ahorrar energía. Como se mencionó anteriormente, el control de potencia es uno. Las unidades funcionales que no están en uso están apagadas. Sin embargo, otro método muy efectivo es la sincronización de reloj y lógica. Ambos están disponibles como flujos automatizados hoy en día a través de herramientas de síntesis.
La activación del reloj implica evitar que la señal del reloj entre en elementos de estado (registros, pestillos, flip-flops, SRAM, etc.) que no se van a utilizar. El reloj solía servir como un medio para sincronizar un chip completo, por lo que tenía que ir a todas partes, tanto si se escribían nuevos datos como si no.
Los microchips de hoy son simplemente demasiado grandes para tener un reloj monolítico que viaja a todas partes. Hay subclocks y ramas que se crean para sincronizar clústeres locales de celdas lógicas que comparten alguna función específica. Cuando a esos grupos no se les dan nuevos comandos o nuevos datos, el reloj para ellos se corta usando una puerta AND de modo que los transistores dentro de ellos no cambien (por lo tanto, consumen corriente dinámica).
La compuerta lógica lleva este paso un paso más allá y aísla las entradas de rutas de datos individuales de modo que la cadena de celdas no cambie.
Escalado dinámico controlado por software
Como se mencionó anteriormente, el software también juega un papel importante. Los SoC de hoy incluyen la capacidad del software para ajustar dinámicamente la velocidad del reloj y el voltaje al que se ejecutan. El sistema operativo puede, por ejemplo, decirle a la CPU que se ejecute a 200MHz durante los tiempos de inactividad mientras se ejecuta a toda velocidad cuando hay muchas cosas que procesar. También puede decirle al regulador de energía del SoC que baje el voltaje también, de modo que en tiempos de baja actividad, haya menos fugas.